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Lattice Semiconductor
CSIX-to-PI40 IP Core User’s Guide
Lattice Semiconductor’s CSIX-to-PI40 core links a compliant CSIX-L1 interface to Lattice’s dual SERDES interface
(compatible with PI40 interface). Inbound data frames from the CSIX port are deposited into the core’s inbound
FIFO. These CSIX frames are converted to PI40 cells and driven onto the dual SERDES interface. PI40 cells
received on the dual SERDES interface are converted to CSIX frames and placed in the outbound FIFO. CSIX
frames stored in the core’s out-bound FIFOs are driven onto the outbound CSIX interface.
Block Diagram
Figure 1. CSIX-to-PI40 Block Diagram
PowerPC
ProcessorBus
Microprocessor Interface
CSIX-L1
32b @
100MHz
2.488Gb/s
SERDES
c6_data_in_N_ext[31:0]
c6_parity_in_N_ext
c6_sof_in_N_ext
c6_clk_in_N_ext
CSIXL1
Generic FIFO
Interface
36b @
156MHz
Fabric
IPC2
40b @
156MHz
SERDES,
SONET
Processing
and Cell
Processing
hdoutaa
hdinaa
hdoutab
hdinab
Core
Interface
c6_data_out_N_ext[31:0]
c6_parity_out_N_ext
SERDES,
SONET
hdoutac
hdinac
c6_sof_out_N_ext
c6_clk_out_N_ext
Channel0
Processing
and Cell
Processing
hdoutad
hdinad
hdoutba
hdinba
hdoutbb
hdinbb
Channel1
ORSO82G5
FPGA Array
3
ORSO82G5
Embedded Core
hdoutbc
hdinbc
hdoutbd
hdinbd
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